PCI Express 6.0の仕様策定が完了 転送速度は16レーンで最大毎秒256GBに …… 正しくは256GT/s であって256GB/s ではないはずだけどね。

ITmediaとPC Watchの記事である。


PCI Express Revision 6.0がPCI-SIGで策定されたという記事である。
帯域幅が16x時に256GB/sと明記されているが、実際はシリアルバスなので片方向の速度が128GT/s、双方向を足して256GT/sである。
今回のPCIe Rev.6.0は、これまでのNOZ(Non return to Zero)ではなく、(4 Level) Pulse-amplitude modulation(4PAM/PAM4)を使い広帯域処理によるデータ化けを補正するforward error correctionが使われている。ちなみに、PAMは日立のエアコンなどでその昔CMされていたパムのそれである。さらにコード変調が242B/256Bとなり、少しデータ量が減るのだ。これは化け補正のデジットデータを含んでいるためである。即ち、transfer=Byteではない。

分かり易く言えば、242b/256b変調だと、256GB×0.9453125倍=242.0GB/s(双方向リンク)となるのだ。片方向は121GB/sである。

まあ、この表記は、UFSの転送モードでもコード変調を考慮しない数字が使われていたり、USBの転送モードや、通信機器のモードでも使われていて、もう最近は正確値よりおおよそで高い方を取るようになったと言える。まあ、これだけ帯域がデカくなると、1000MBと1024MBといったデータバイトの扱いと同じで、数字の誤差はそれほど気にならないということだろう。むしろ、べき数や10進数の方が示しやすいため、それに習ったのだろうと思われる。


なんせ、この帯域幅を使い切ったとしても、数字に見合うほど性能の差が大きく出るような処理がコンシューマでは皆無だ。HPC、特にスーパーコンピュータのような用途で使うならあるだろうが、汎用の計算サーバーでもこれを使い切って演算するのは困難だろう。そもそも、CPUと外部(PCI)を繋ぐI/Oバス幅がまだこれに追いついておらず、4ch~8chクラスの主記憶装置を使って、これと並列CPU帯域を確保出来るぐらいだろう。いわゆるゲーム機に使うGDDR6やこの先にあるGDDR7辺りのメモリーがなければ、I/Oの帯域幅全体が足かせになるのだ。場合によってはクロック周波数の低いCPUの内部データレートよりこっちの方が帯域幅が広くなるという本末転倒もある。


ちなみに、このクラスの帯域で問題になるのは、消費電力コストとマザーボード全体のコストである。
今、PCIはやっとPCIe Rev.5.0に入ろうとしている段階だが、これもこの2点のコストが上がりつつある。同期クロックが上がる中で、半導体のノード技術や配線技術は徐々に先が詰まってきており、どうしても熱量も増えていく。そして、それに対処するための技術コストが上がっていくのである。だから、相対的にコストが上がることになる。

まあ、これが製品に本格採用されるのは、2年~3年ぐらい後になるはずで、全体が置き換わるのは4年5年先だろう。それまでに、どれだけ製造技術が熟れていくのかが普及の鍵となる。もし、あまりコスト面や電力面でのメリットがなければ、既にGPUではPCIe Rev4.0でx8という製品もあるので、コンシューマではレーン数が減り始めるかもしれない。(レーン数を半減させると同期に掛かるコストが下がるので、電力性能も上がる)

ということになる。

既にCPUやGPUが、配線技術(半導体製造技術)によって性能競争から取り残されたり、消費電力や発熱を抑えられるかどうかに大きな影響を与える時代に入り、急速に上の性能や帯域を目指すと消費電力が馬鹿上がりする領域に入っている。エアフローが厳しくなり、ヒートシンクやファンの連装によって製品の極端に重く大きくなるGPUは最上位製品群では当たり前になってきているほどで、それがCPUでも当たり前になろうかという時代だ。

PCI-SIGがこの先7.0、8.0を策定していくとしてもこれまでのような状況を維持出来るかというと、世代が増してくればより困難が増えていくことだろう。今の状況が続くようだと、近い将来PCIがPCIeでシリアル化したような大きな変革が求められるだろう。




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